概述

當(dāng)使用現(xiàn)代寬帶數(shù)據(jù)轉(zhuǎn)換器時(shí)，管理產(chǎn)生的高速串行數(shù)據(jù)流是一個(gè)巨大的挑戰(zhàn)。ESIstream是一個(gè)開源的串行數(shù)據(jù)接口協(xié)議，成本極低，支持多種FPGA架構(gòu)的簡(jiǎn)單硬件實(shí)現(xiàn)，并占用最小的資源。簡(jiǎn)單來說，它是JEDEC的JESD204B子集1和2標(biāo)準(zhǔn)的開源替代方案。另外，ESIstream可為用戶帶來很多好處，這里將討論其中的一些，包括低復(fù)雜度、低鏈接延遲和實(shí)現(xiàn)確定性延遲的簡(jiǎn)單方案。

本文將僅闡述ESIstream的架構(gòu)，因?yàn)楫?dāng)前有很多文檔已很好地描述了JESD204B的標(biāo)準(zhǔn)。然后我們將揭示這兩種協(xié)議之間的細(xì)微區(qū)別，并介紹Teledyne e2v，ESIstream協(xié)議的開發(fā)者，已決定發(fā)布自己的ESIstream VHDL IP，以進(jìn)一步簡(jiǎn)化用戶的使用。

串行的歷史

新千年以來，數(shù)據(jù)轉(zhuǎn)換器技術(shù)和CMOS工藝的發(fā)展開始到達(dá)功能的瓶頸。起初，高速ADC和DAC(fs > 10 MHz)采用并行數(shù)據(jù)接口，這意味著在印刷電路板(PCB)上需從每個(gè)數(shù)據(jù)轉(zhuǎn)換器上引出/引入大量的布線（圖1）。隨著采樣率和輸出數(shù)據(jù)速率的提高，PCB設(shè)計(jì)變得越來越有挑戰(zhàn)性。而串行化接口，起初使用LVDS(低壓差分型號(hào))，最近則使用串行器/解串器（SERDES）接口（時(shí)鐘嵌入在數(shù)據(jù)流中），為這種數(shù)據(jù)傳送的挑戰(zhàn)提供了一種解決方案，并可簡(jiǎn)化PCB布線，大大推進(jìn)形狀參數(shù)的發(fā)展。這種接口的簡(jiǎn)化對(duì)鏈接的兩端都有利（圖1）。Serdes鏈接進(jìn)一步簡(jiǎn)化了PCB的設(shè)計(jì)，因?yàn)闊o需保證數(shù)據(jù)線長(zhǎng)度匹配。

圖 1 串行鏈接如何降低互聯(lián)負(fù)荷.

然而，經(jīng)過了很多年，才有了一種串行方案解決了寬帶數(shù)據(jù)轉(zhuǎn)換器帶來的所有系統(tǒng)級(jí)挑戰(zhàn)。實(shí)現(xiàn)確定性延遲是同時(shí)采樣的前提，人們付出了很多努力研究它。下表（表1）展示了過去12年甚至更長(zhǎng)時(shí)間里JESD204標(biāo)準(zhǔn)的發(fā)展和開源ESIstream的發(fā)展。

串行數(shù)據(jù)的一個(gè)顯著的優(yōu)點(diǎn)是，當(dāng)分辨率提高時(shí)，器件的封裝無需包含額外的數(shù)據(jù)線，這可以幫助限制引腳數(shù)的增加。但是，串行化的缺點(diǎn)是由于引入了編碼/解碼流程，且通過某些額外的接收路徑彈性緩沖器補(bǔ)償路徑之間的對(duì)齊度，導(dǎo)致增加了額外的傳遞延遲。

圖 2 串行化引入互聯(lián)延遲.

串行化也可幫助管理數(shù)據(jù)轉(zhuǎn)換器的電源需求，因?yàn)樗芙档蛦蝹€(gè)器件需要的特定輸出驅(qū)動(dòng)器的數(shù)目。而且，通過實(shí)現(xiàn)差分串行線，可幫助減少復(fù)雜系統(tǒng)中產(chǎn)生的電氣噪聲，以保證良好的動(dòng)態(tài)范圍。另外，編碼方案也可分散頻譜噪聲，而且差分信號(hào)可降低串?dāng)_。

事實(shí)上，直到現(xiàn)在，早期串行接口依然不能很好地支持多個(gè)并行通道的應(yīng)用，設(shè)計(jì)師依然會(huì)面臨板級(jí)設(shè)計(jì)的挑戰(zhàn)。

ESIstream具體實(shí)現(xiàn)

現(xiàn)在讓我們看一下ESIstream的核心要素。ESIstream使用14b/16b的數(shù)據(jù)編碼算法，低有效位優(yōu)先，支持超過13 Gbps的線路速率。它支持12位和14位的轉(zhuǎn)換器。協(xié)議使用線性回饋移位寄存器加擾技術(shù)，為每個(gè)數(shù)據(jù)字加入不均等位和時(shí)鐘同步位（2個(gè)bit的額外負(fù)擔(dān)），如圖3。通過這種方式，它的編碼效率高達(dá)87.5%，比JESD204B（8b/10b的編碼流）略高。不均等位（DB）可在CLK位切換使能同步監(jiān)控時(shí)，保持?jǐn)?shù)據(jù)鏈間的DC平衡。

圖 3 ESIstream基本數(shù)據(jù)幀

ESIstream發(fā)射端(Tx)和接收端(Rx)核心的上層框圖如圖4和圖5所示。

圖 4 ESIstream的Tx路徑

圖 5 ESIstream的Rx路徑

ESIstream編碼算法被設(shè)計(jì)成可減少串行接口的物理限制。最重要的是，發(fā)射端和接收端之間的鏈接需要AC耦合?？紤]到這一點(diǎn)，發(fā)射的數(shù)據(jù)要確保DC平衡，否則鏈接耦合電容可能漂移，導(dǎo)致數(shù)據(jù)眼圖閉合，破壞接收的數(shù)據(jù)。

在接收端，時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)模塊通常使用PLL鎖到發(fā)射的信號(hào)，這樣無需使用獨(dú)立的時(shí)鐘線。但是，為了使得CDR鎖定并保持鎖定狀態(tài)，需保證傳送的信號(hào)經(jīng)過特定的變換次數(shù)。

為發(fā)送的數(shù)據(jù)加擾是為了維持DC平衡，確保鏈接保持鎖定。ESIstream的開發(fā)者希望限制數(shù)字設(shè)計(jì)的復(fù)雜度，于是采用附加的算法最小化錯(cuò)誤傳遞。這種算法基于斐波那契數(shù)列，長(zhǎng)度為217-1。此外還應(yīng)用了14位的移位。轉(zhuǎn)換流程輸出的有用數(shù)據(jù)和線性反饋移位寄存器數(shù)據(jù)（偽隨機(jī)碼）進(jìn)行異或操作，如圖6。

圖 6 通過與LSFR碼異或?qū)崿F(xiàn)數(shù)據(jù)加擾

加擾之后，14位的數(shù)據(jù)結(jié)果被編碼成16位的數(shù)據(jù)幀。第一個(gè)附加位時(shí)鐘位，隨著每個(gè)連續(xù)幀切換。第二個(gè)附加位不均等位根據(jù)不均等計(jì)數(shù)器(RDC)的當(dāng)前狀態(tài)設(shè)置。兩種RDC狀態(tài)可導(dǎo)致：
1. RDC小于+/-16，不均等位設(shè)置為‘0’。
2. RDC大于+/-16，不均等位設(shè)置為‘1’，數(shù)據(jù)反向（按位非運(yùn)算）。

這個(gè)操作可滿足Rx PLL鎖定的最小轉(zhuǎn)換次數(shù)的要求，并滿足鏈接DC平衡的需要。在正常操作下，接收端首先檢查不均等位。如果它為高，則在去擾前反向接收的數(shù)據(jù)。如果它為低，則直接對(duì)數(shù)據(jù)進(jìn)行去擾操作。

對(duì)于確定性操作，ESIstream要求鏈接同步，即發(fā)射端和接收端的數(shù)據(jù)幀對(duì)齊，鏈接兩端的加擾引擎在同樣的初始化狀態(tài)。同步分兩步，幀對(duì)齊和偽隨機(jī)位序列(PRBS)初始化。

圖 7 ESIstream鏈接同步幀

接收端通過使能SYNC啟動(dòng)流程。這個(gè)脈沖應(yīng)該持續(xù)至少一個(gè)幀周期。然后發(fā)射端發(fā)送一個(gè)32幀的對(duì)齊樣式（圖7）。在接收端，這個(gè)保留的序列繞過加擾和不均等的處理，使接收端和發(fā)射端時(shí)序?qū)R。在對(duì)齊幀之后，發(fā)射端立刻發(fā)送一個(gè)32幀的PRBS數(shù)據(jù)——包含14位的PRBS以及時(shí)鐘和不均等信息。經(jīng)過正確地處理，接收端LFSR由接收端的PRBS字初始化。這時(shí)鏈接已同步（圖8）。用戶可在接收端通過觀察時(shí)鐘位，連續(xù)監(jiān)控同步狀態(tài)。如果時(shí)鐘位在某一幀沒有切換，則出現(xiàn)了同步問題，需復(fù)位鏈接重新同步。

圖 8 ESIstream接收端線路同步序列

通過加擾以及時(shí)鐘位和不均等位的處理，ESIstream可保證確定的數(shù)據(jù)傳輸。

同步GHz采樣系統(tǒng)——不適合膽小者

在無線電系統(tǒng)中應(yīng)用數(shù)字波束成形，需要同時(shí)采樣天線陣列的低層信號(hào)。這需要保存信號(hào)到達(dá)每個(gè)天線節(jié)點(diǎn)的空間信息。 雖然這種方案復(fù)雜度較高，會(huì)帶來額外的功耗，但其也具有一些顯著的優(yōu)點(diǎn)：

• 高信噪比(SNR)幫助提高無線鏈接容量，從而增加信號(hào)范圍
• 使用天線陣列的空間特性避免干擾。因?yàn)楦蓴_來自某個(gè)特定方向，波束成形算法可使用零位技術(shù)消除干擾。
• 高效率、大容量的無線鏈路意味著雷達(dá)系統(tǒng)可同時(shí)追蹤多個(gè)目標(biāo)，或移動(dòng)電話網(wǎng)絡(luò)可支持多個(gè)通話。

今天，很多應(yīng)用使用波束成形，或者至少需要同步采樣。但是，在GHz頻率下工作時(shí)， IC和板級(jí)的信號(hào)的傳播時(shí)間都非常重要。PCB走線被用于傳輸線，因此需保證信號(hào)線長(zhǎng)度匹配以保持相位信息。每厘米的線長(zhǎng)將增加60到75ps的傳遞時(shí)間。將其與6GHz采樣時(shí)鐘的166ps時(shí)鐘周期相比，可以看出板級(jí)的效應(yīng)會(huì)極大影響設(shè)計(jì)。這解釋了為什么在高速采樣系統(tǒng)中PCB布線是一個(gè)關(guān)鍵的因素。但是，還有另外一個(gè)因素會(huì)使設(shè)計(jì)變得困難，這個(gè)因素和時(shí)域有關(guān)，稱為亞穩(wěn)態(tài)。

同步鏈為ESIstream帶來確定的延遲

亞穩(wěn)態(tài)描述了數(shù)字電路中的一種不確定的狀態(tài)，隨著采樣率的提高，它成為了潛在的系統(tǒng)時(shí)序問題的一個(gè)重要原因。用戶需用同步的方法對(duì)抗亞穩(wěn)態(tài)，這正是引入同步鏈的方案的原因。

用戶需要一種可靠且簡(jiǎn)單的同步時(shí)序?qū)崿F(xiàn)方法。在Teledyne e2v，確定性同步圍繞著一對(duì)事件驅(qū)動(dòng)的差分電信號(hào)建立：同步和同步輸出信號(hào)(SYNCTRIG和SYNCO)。這些信號(hào)保證目標(biāo)轉(zhuǎn)換器的時(shí)序系統(tǒng)可被復(fù)位，并且所有的數(shù)字子系統(tǒng)都被恰當(dāng)?shù)劓i定到主參考時(shí)鐘。另外，這種同步方案可擴(kuò)展到大系統(tǒng)中的多個(gè)ADC。

這種方案的優(yōu)點(diǎn)在于非常簡(jiǎn)單——它無需額外的時(shí)鐘信號(hào)，可保證系統(tǒng)生命周期內(nèi)多個(gè)并行通道的同步。一旦設(shè)計(jì)完成準(zhǔn)備生產(chǎn)，可使用一個(gè)訓(xùn)練序列建立正確的系統(tǒng)同步。如果環(huán)境條件變化，比如溫度或電壓變化，系統(tǒng)時(shí)序參數(shù)保持不變。同步鏈提供了一個(gè)非?？煽康耐皆?，這對(duì)產(chǎn)品量產(chǎn)是一個(gè)巨大的優(yōu)勢(shì)。

然后，為了實(shí)現(xiàn)確定性延遲，在ESIstream鏈路的接收端有一個(gè)簡(jiǎn)單的計(jì)數(shù)器和接收彈性緩沖，用于補(bǔ)償傳遞過程的最大線路延遲不確定度。

圖 9 ESIstream 接收器中的幀計(jì)數(shù)器的位置

FPGA 內(nèi)部的計(jì)數(shù)器模塊計(jì)算 SYNCTRIG 上升沿事件和“所有線路接收準(zhǔn)備好”事件之間的 Rx 的時(shí)鐘數(shù)。這些信息和彈性接收緩沖允許整個(gè)系統(tǒng)的接收數(shù)據(jù)對(duì)齊。這樣，利用ESIstream 的產(chǎn)品帶有的信號(hào)鏈功能，將確定性行為擴(kuò)展到整個(gè)使用 ESIstream 的系統(tǒng)中的方法是可行的。

ESIstream VHDL 模塊——發(fā)展的目標(biāo)

為了使 ESIstream 更加易于使用，Teledyne e2v 的提出者 Teledyne e2v 在 2018 年底啟動(dòng)了一個(gè)項(xiàng)目，研發(fā)ESIstream Tx 和 Rx 的 IP 模塊，用于行業(yè)內(nèi) FPGA 廠家（包括 Xilinx 和 Intel）提供的通用 FPGA。IP 將支持不同的運(yùn)行速度，且適用于包括宇航級(jí)在內(nèi)的不同等級(jí)的應(yīng)用。毋庸置疑，IP 的重點(diǎn)在于為 Teledyne e2v 現(xiàn)有的產(chǎn)品系列提供匹配的性能。為了實(shí)現(xiàn)這個(gè)固定功能的 IP，Teledyne e2v 在底層做了很多工作以動(dòng)態(tài)定義可配置的線速率模塊，包含一系列廣泛的數(shù)據(jù)轉(zhuǎn)換器采樣頻率，并支持更多可定義的功能。

串行化的未來

Teledyne e2v 未來的開發(fā)計(jì)劃還包括用于 ESIstream 物理層的光纖應(yīng)用。光纖允許轉(zhuǎn)換器被放置在距離 FPGA 很遠(yuǎn)的地方，而不是基于銅線的接口（PCB 走線或同軸電纜）。通過將兩塊 Xilinx VC709 評(píng)估板使用四個(gè) SFP (小型可插拔) 光線路連接并運(yùn)行在 6Gsps 的速度，證明了上述的特性。

圖 9 使用物理層的光纖演示 ESIstream Tx 和 Rx

在經(jīng)過完整的測(cè)試和認(rèn)證后，VHDL 代碼模塊將被放置在網(wǎng)站上，供用戶免費(fèi)下載。

ESIstream 和 JEDEC 對(duì)比

ESIstream 的系統(tǒng)級(jí)優(yōu)點(diǎn)可簡(jiǎn)單概括如下：
無需每個(gè)器件的 LMFC 時(shí)鐘，無需 LMFC 時(shí)鐘的對(duì)齊操作。

• 當(dāng)使用單個(gè)器件或采用同步鏈同步多個(gè)器件時(shí)，無需考慮 ESIstream 同步信號(hào)的 PCB 線長(zhǎng)匹配。
• 無需 SYSREF，因此與 JESD204B 相比，ESIstream 降低了硬件復(fù)雜度，實(shí)現(xiàn)了確定性操作。
• ESIstream 系統(tǒng)中的確定的同步行為是通過一種叫做同步訓(xùn)練的特性（請(qǐng)參考其他文檔）實(shí)現(xiàn)的。ESIstream

僅需要一次系統(tǒng)的訓(xùn)練。一旦得到延遲參數(shù)，對(duì)于給定的設(shè)計(jì)這些延遲參數(shù)將維持不變。這意味著 ESIstream是一種易于量產(chǎn)化的接口。

結(jié)語

JESD204B 子集 1 和 2 里描述的 JEDEC 數(shù)據(jù)串行化方法似乎解決了多通道數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)的確定性操作的挑戰(zhàn)。這在一定程度上無疑是正確的，但是通常被忽視的是設(shè)計(jì)師在處理復(fù)雜傳輸和規(guī)格物理層需求時(shí)遇到的眾多挑戰(zhàn)。工程師通常認(rèn)為用于信號(hào)處理 SoC(FPGA 或 ASIC)的 JESD204B 許可證和核心 IP 可幫助解決大多數(shù)設(shè)計(jì)上的問題。但是，據(jù)報(bào)道，很多事實(shí)和經(jīng)驗(yàn)表明，JESD204B 引入的多域時(shí)鐘復(fù)雜度的時(shí)序約束，給 PCB 的設(shè)計(jì)帶來了很大的麻煩。

還有另外一個(gè)方法。ESIStream。ESIStream 是一個(gè)開源免費(fèi)的協(xié)議。它與 JESD204B 的性能等級(jí)相同，但能帶來更好的用戶體驗(yàn)。低復(fù)雜度，易于設(shè)計(jì)，低功耗?，F(xiàn)在，隨著用于工業(yè)標(biāo)準(zhǔn) FPGA 的 Rx 和 Tx 的 IP 模塊和 VHDL代碼模塊的發(fā)布，大大降低了 ESIstream 的使用難度。目前 IP 模塊在開發(fā)階段，會(huì)支持 Teledyne e2v 新數(shù)據(jù)轉(zhuǎn)換器的規(guī)格。另外，用戶可免費(fèi)下載適用于自己的高速串行項(xiàng)目的 VHDL 代碼模塊。

編輯：hfy