自集成電路發(fā)明以來，已經(jīng)歷經(jīng)了數(shù)十載風波。在這些年中，半導體先進制程按照摩爾定律飛速發(fā)展。如今，隨著摩爾定律放緩，集成電路產(chǎn)業(yè)正在進入后摩爾定律時代。要延續(xù)摩爾定律，解開后端“封裝”技術(shù)的瓶頸成為法門之一。

近幾年來，一些晶圓大廠的發(fā)展重心正在從過去追求更先進納米制程，轉(zhuǎn)向封裝技術(shù)的創(chuàng)新。諸如三星、臺積電、英特爾等芯片制造廠商紛紛跨足封裝領(lǐng)域，3D封裝技術(shù)無疑開始成為巨頭角逐的重要戰(zhàn)場。

為什么是3D封裝？

封裝技術(shù)伴隨集成電路發(fā)明應運而生，主要功能是完成電源分配、信號分配、散熱和保護。伴隨著芯片技術(shù)的發(fā)展，封裝技術(shù)也在不斷革新。

此前芯片都是在2D層面展開的，業(yè)內(nèi)研究重點都放在如何實現(xiàn)單位面積上元器件數(shù)量的增加以及微觀精度的改進，之后不少大廠開始拓展思維，研究把一塊芯片從2D展開至3D，套用劉慈欣科幻大作《三體》里的一個梗，3D芯片對傳統(tǒng)2D芯片發(fā)動了一場“降維打擊”。

3D封裝號稱是超越摩爾定律瓶頸的最大“殺手锏”，它又稱立體封裝技術(shù)，是在X-Y平臺的二維封裝的基礎上向z方向發(fā)展的高密度封裝技術(shù)。

與傳統(tǒng)封裝相比，使用3D技術(shù)可縮短尺寸、減輕重量達40-50倍;在速度方面，3D技術(shù)節(jié)約的功率可使3D元件以每秒更快的轉(zhuǎn)換速度運轉(zhuǎn)而不增加能耗，寄生性電容和電感得以降低，同時，3D封裝也能更有效地利用硅片的有效區(qū)域。這種封裝在集成度、性能、功耗等方面更具優(yōu)勢，同時設計自由度更高，開發(fā)時間更短，是各封裝技術(shù)中最具發(fā)展前景的一種。

鑒于這些優(yōu)勢，先進封裝技術(shù)的應用似乎不可避免。根據(jù)麥姆斯咨詢援引Yole預測，2019年-2024年期間先進封裝市場預計將以8%的復合年增長率增長，市場規(guī)模到2024年將達到440億美元；與此同時，傳統(tǒng)封裝市場的復合年增長率預計僅為2.4%。隨著對人工智能（AI）需求的增長，對半導體的需求將會大幅增加。

當然，對3D技術(shù)的需求取決于一系列因素，包括智能手機，平板電腦，可穿戴設備和其他相關(guān)消費品的蓬勃發(fā)展市場，以及多個半導體公司的生態(tài)系統(tǒng) （不僅僅是幾個大公司）致力于升級到更新的封裝技術(shù)。

目前市場上仍然存在關(guān)于3D封裝技術(shù)的不確定性。例如，何時以及如何采用這些新的封裝配置，誰將在市場中占據(jù)主導地位？所有半導體行業(yè)的公司（例如，內(nèi)存供應商，邏輯制造商，代工廠和封裝分包商）必須探索戰(zhàn)略聯(lián)盟和合作伙伴關(guān)系，以確保開發(fā)出可行的先進封裝生態(tài)系統(tǒng)。

對于IC制造商，代工廠和其他公司來說，還有可能在定價和數(shù)量方面贏得競爭對手。因此，半導體企業(yè)在高級封裝方面面臨著至關(guān)重要的決策，他們的目標是成為先行者還是快速追隨者決定了這些選擇的復雜程度。

通過對三大晶圓代工巨頭在先進封裝上的表現(xiàn)，我們或許可以了解一二。

一馬當先的臺積電

說到晶圓廠的封裝布局領(lǐng)先者當屬臺積電，臺積電在封裝技術(shù)上陸續(xù)推出 2.5Ｄ的高端封裝技術(shù) CoWoS（Chip-on-Wafer-on-Substrate），以及經(jīng)濟型的扇出型晶圓InFO（ Integrated Fan-out ）都非常成功，可以說一路從三星手上分食蘋果訂單，到獨享蘋果訂單，靠的就是封裝技術(shù)領(lǐng)先對手，將其產(chǎn)業(yè)地位推上另一個高峰。

早在10年前臺積電就看出隨著半導體前段工藝的快速微縮，后段封裝技術(shù)會跟不上前段工藝的腳步，臺積電技術(shù)往前沖刺的腳步會因此被拖累，等到那時，摩爾定律真的會失效，因此毅然決定投入封裝技術(shù)，在 2008 年底成立導線與封裝技術(shù)整合部門（Integrated Interconnect and Package Development Division， IIPD ）。

2018年4月的美國加州圣塔克拉拉第二十四屆年度技術(shù)研討會上，臺積電首度對外界公布創(chuàng)新的系統(tǒng)整合單芯片（SoIC）多芯片3D堆疊技術(shù)。根據(jù)臺積電在會中的說明，SoIC是一種創(chuàng)新的多芯片堆疊技術(shù)，是一種晶圓對晶圓的鍵合技術(shù)，SoIC是基于臺積電的CoWoS（Chip on wafer on Substrate）與多晶圓堆疊（WoW）封裝技術(shù)開發(fā)的新一代創(chuàng)新封裝技術(shù)，可以讓臺積電具備直接為客戶生產(chǎn)3D IC的能力。

同期亮相的還有WoW技術(shù)，即 Wafer-on-Wafer （WoW，堆疊晶圓），就像是3D NAND閃存多層堆疊一樣，將兩層Die以鏡像方式垂直堆疊起來，有望用于生產(chǎn)顯卡GPU，創(chuàng)造出晶體管規(guī)模更大的GPU。

臺積電方面表示，這兩個封裝技術(shù)將會在公司的先進封裝布局中扮演重要角色。而在19年4月，臺積電宣布完成全球首顆3D IC封裝，預計將于2021年量產(chǎn)。

今年4月，臺積電宣布封裝技術(shù)再升級，針對先進封裝打造的晶圓級系統(tǒng)整合技術(shù)（WLSI）平臺，透過導線互連間距密度和系統(tǒng)尺寸上持續(xù)升級，發(fā)展出創(chuàng)新的晶圓級封裝技術(shù)系統(tǒng)整合芯片（TSMC-SoIC），除了延續(xù)及整合現(xiàn)有整合型扇出（InFO）及基板上晶圓上芯片封裝（CoWoS）技術(shù)，提供延續(xù)摩爾定律機會，并且在系統(tǒng)單芯片（SoC）效能上取得顯著的突破。

以3D IC為架構(gòu)的TSMC-SoIC先進晶圓級封裝技術(shù)，能將多個小芯片（Chiplet）整合成一個面積更小與輪廓更薄的SoC，透過此項技術(shù)，7納米、5納米、甚至3納米的先進SoC能夠與多階層、多功能芯片整合，可實現(xiàn)高速、高頻寬、低功耗、高間距密度、最小占用空間的異質(zhì)3D IC產(chǎn)品。

目前臺積電已完成TSMC-SoIC制程認證，開發(fā)出微米級接合間距（bonding pitch）制程，并獲得極高的電性良率與可靠度數(shù)據(jù)，展現(xiàn)了臺積電已準備就緒，具備為任何潛在客戶用TSMC-SoIC生產(chǎn)的能力。

近日，工研院產(chǎn)科國際所研究總監(jiān)楊瑞臨指出，臺積電在先進封裝領(lǐng)域著墨多時，因此臺積電將在先進封裝領(lǐng)域?qū)㈩I(lǐng)先對手。外資并預期，先進封裝將是臺積電筑起更高的技術(shù)與成本門檻，拉大與競爭對手差距的關(guān)鍵。

英特爾另擇法門

與此同時，此前因10nm頻頻難產(chǎn)的英特爾也在封裝上卻找到了新的出路，2018年12月，英特爾展示了名為“Foveros”的全新3D封裝技術(shù)，這是繼2018年英特爾推出突破性的嵌入式多芯片互連橋接（EMIB）封裝技術(shù)之后，英特爾在先進封裝技術(shù)上的又一個飛躍。

據(jù)介紹，該技術(shù)是英特爾首次引入了3D堆疊的優(yōu)勢，可實現(xiàn)在邏輯芯片上堆疊邏輯芯片。Foveros為整合高性能、高密度和低功耗硅工藝技術(shù)的器件和系統(tǒng)鋪平了道路。英特爾表示，F(xiàn)overos可以將不同工藝、結(jié)構(gòu)、用途的芯片整合到一起，從而將更多的計算電路組裝到單個芯片上，實現(xiàn)高性能、高密度和低功耗。Intel表示，該技術(shù)提供了極大的靈活性，設計人員可以在新的產(chǎn)品形態(tài)中“混搭”不同的技術(shù)專利模塊、各種存儲芯片、I/O配置，并使得產(chǎn)品能夠分解成更小的“芯片組合”。

據(jù)悉，英特爾從2019年下半年開始推出一系列采用Foveros技術(shù)的產(chǎn)品。首款Foveros產(chǎn)品將整合高性能10納米計算堆疊“芯片組合”和低功耗22FFL基礎晶片。它將在小巧的產(chǎn)品形態(tài)中實現(xiàn)世界一流的性能與功耗效率。

近日，英特爾在其2020年架構(gòu)日中，展示了其在3D封裝技術(shù)領(lǐng)域中的新進展，英特爾稱其為“混合結(jié)合（Hybrid bonding）”技術(shù)。

英特爾的官方資料顯示，當今大多數(shù)封裝技術(shù)中使用的是傳統(tǒng)的“熱壓結(jié)合（thermocompression bonding）”技術(shù)，混合結(jié)合是這一技術(shù)的替代品。這項新技術(shù)能夠加速實現(xiàn)10微米及以下的凸點間距，提供更高的互連密度、帶寬和更低的功率。

據(jù)透露，使用“混合結(jié)合（Hybrid bonding）”技術(shù)的測試芯片已在2020年第二季度流片。

而其實在之前，英特爾也在2.5D上有了嘗試，那就是他們的EMIB。

EMIB的全稱是“Embedded Multi-Die Interconnect Bridge”。因為沒有引入額外的硅中介層，而是只在兩枚裸片邊緣連接處加入了一條硅橋接層（Silicon Bridge），并重新定制化裸片邊緣的I/O引腳以配合橋接標準。

在扇出封裝上，英特爾其實也是先行者。在2009年，他們推出了eWLB技術(shù)并對晶圓級扇出型封裝才進行過商業(yè)化量產(chǎn)。但此時的扇出型晶圓級封裝被限制于一個狹窄的應用范圍，僅被用于手機基帶芯片的單芯片封裝。直到2014年扇出型晶圓級封裝面臨來自其它封裝技術(shù)的激烈競爭，使得英特爾移動放棄了該項技術(shù)。至今，英特爾在扇出封裝上再無動作。

三星亦步亦趨

作為臺積電的老對頭，三星在先進封裝上自然不甘示弱。針對2.5D封裝，三星推出了可與臺積電CoWoS封裝制程相抗衡的I-Cube封裝制程，在2018年三星晶圓代工論壇日本會議上，三星公布了其封測領(lǐng)域的路線圖，就2.5D/3D封裝上來說，三星已經(jīng)可以提供I-Cube 2.5D封裝。

韓媒指出，三星與臺積電在技術(shù)方面沒有較大差距，而在封裝技術(shù)上，臺積電仍然占據(jù)優(yōu)勢，不過這優(yōu)勢或許將被拉平。

近日，三星對外宣布其全新的芯片封裝技術(shù)X-Cube3D已經(jīng)可以投入使用，三星宣稱該技術(shù)可以使封裝完成的芯片擁有更強大的性能以及更高的能效比。

不同于以往多個芯片平行封裝，全新的X-Cube3D封裝允許多枚芯片堆疊封裝，使得成品芯片結(jié)構(gòu)更加緊湊。而芯片之間的通信連接采用了TSV技術(shù)，而不是傳統(tǒng)的導線。據(jù)三星介紹，目前該技術(shù)已經(jīng)可以將SRAM存儲芯片堆疊到主芯片上方，以騰出更多的空間用于堆疊其他組件，目前該技術(shù)已經(jīng)可以用于7nm甚至5nm制程工藝的產(chǎn)品線，也就是說離大規(guī)模投產(chǎn)已經(jīng)十分接近。

三星表示，TSV技術(shù)可以大幅減少芯片之間的信號路徑，降低功耗的同時提高了傳輸?shù)乃俾?。該技術(shù)將會應用于最前沿的5G、AI、AR、HPC、移動芯片已經(jīng)VR領(lǐng)域，這些領(lǐng)域也都是最需要先進封裝工藝的地方。至于芯片發(fā)展的路線，三星與各大芯片廠商保持一致，將會跳過4nm的制程工藝，直接選用3nm作為下一代產(chǎn)品的研發(fā)目標。

據(jù)了解，該技術(shù)將主要應用于最前沿的5G、AI、AR、HPC、移動芯片等領(lǐng)域中。毫無疑問的是，三星本次研發(fā)成功必定會讓更多的用戶用上3D封裝的芯片產(chǎn)品，讓更多用戶享受到科技進步帶來的紅利。

總結(jié)

至此，全球主要的三家半導體芯片制造廠商均擁有3D或2.5D的封裝技術(shù)。3D封裝技術(shù)的提出，說明了這些廠商的殊途同歸，正在漸漸走進未來芯片發(fā)展的同時一個方向-不再拘泥于傳統(tǒng)框架，追求更加靈活地設計性能更強、功能更豐富、功耗更低、用途更靈活的不同產(chǎn)品。

2019年也許可以成為3D封裝技術(shù)元年，在那一年，英特爾和臺積電都不約而同拿出殺手锏來宣示彼此霸主地位。而走到2020年，戰(zhàn)爭似乎已經(jīng)升級，三星的加入更為這場戰(zhàn)爭增加了一把火。這三家廠商在今年對于業(yè)界高度關(guān)注 3D 封裝技術(shù)分別出招，行業(yè)內(nèi)人士等著看這出“頂尖對決”的戲碼上演。
責任編輯：tzh