引言

數(shù)據(jù)采集系統(tǒng)廣泛應(yīng)用于雷達(dá)、通訊、圖像、軍工以及醫(yī)療、化工等領(lǐng)域，具有重要的應(yīng)用價(jià)值。近年來(lái)，高速數(shù)據(jù)采集芯片（ADC）的快速發(fā)展，為用戶設(shè)計(jì)帶來(lái)了方便。選用AD公司的數(shù)據(jù)采集芯片AD7266，設(shè)計(jì)出一個(gè)具有四路一組的高速同步采樣及多組2Msps的采樣率的數(shù)據(jù)采集系統(tǒng)。

1 AD7266芯片介紹

1．1 AD7266概述

AD7266芯片集成有兩個(gè)獨(dú)立的高速12位連續(xù)逼近A／D轉(zhuǎn)換單元、吞吐量為2Msps、低功耗，單電源工作2．7～5．25V。在每個(gè)D／A前有三復(fù)用開關(guān)可組成三路差分或六路單端信號(hào)輸入；采樣保持放大器為帶寬10MHz的低噪聲電路。

應(yīng)用先進(jìn)技術(shù)設(shè)計(jì)的AD7266在吞吐量時(shí)功耗非常低，電源5V吞吐量2MSPS時(shí)最大電流4mA。當(dāng)工作在休眠模式下芯片提供有電源／吞吐量節(jié)能管理功能，為電池供電提供了節(jié)能方案。模擬信號(hào)輸入范圍可選擇0～Vref或2Vref，輸出碼為二進(jìn)制原碼或補(bǔ)碼。芯片內(nèi)有2．5V參考源亦可外接100mV～2．5V的參考信號(hào)。AD7266的封裝有LFCSP和TQFP兩種。

1．2 AD7266的技術(shù)特性

AD7266為雙12位3通道ADC芯片；其最高吞吐量為2Msps；供電電源為2．7～5．25V；低功耗：在1．5Msps吞吐量電源3v時(shí)最大12mW；在2Msps吞吐量電源5V時(shí)最大30mW：寬輸入帶寬10MHz；100kHz輸入信號(hào)時(shí)70dB的SNR；片內(nèi)參考2．5V；工作溫度-40～+125℃；靈活的電源／吞吐量管理；同步轉(zhuǎn)換／讀；無(wú)管道延時(shí)；高速串行接口兼容SPI／QSPI／MICROWIRE／DSP；關(guān)閉模式最大電流1 μA。其芯片內(nèi)部組成見圖1。

1．3 AD7266引腳說(shuō)明

AD7266芯片的引腳說(shuō)明

2 設(shè)計(jì)原理

模塊主要實(shí)現(xiàn)多路數(shù)據(jù)采樣功能，主要用兩片AD7266構(gòu)成24路單端或12路差分輸入，其中有四路可同時(shí)采樣。外圍邏輯及接口控制由CPLD、DSP或單片機(jī)構(gòu)成，A／D輸出的串行數(shù)據(jù)變?yōu)椴⑿泻笏腿?a href="http://www.socialnewsupdate.com/tags/ram/" target="_blank">RAM或FIFO緩存。硬件結(jié)構(gòu)框圖如圖2所示。

3 實(shí)現(xiàn)方法

3．1 輸入模擬信號(hào)預(yù)處理

輸入模擬信號(hào)主要有以下幾種：0～5V、0～10V、0～±5V、0～±10V、0～20mA、4～20mA等。AD7266的最大輸入電壓范圍為0～2×VREF即0～5V，電壓信號(hào)0～5V可用，其它信號(hào)需調(diào)理變換為0～5V。電流信號(hào)用250 Ω電阻取樣變?yōu)殡妷盒盘?hào)后供AD7266轉(zhuǎn)換用。電路中兩片AD72 66可根據(jù)輸入信號(hào)是單端或差分分別進(jìn)行設(shè)置，設(shè)置過(guò)程見圖3。

圖3中通過(guò)單端／差分控制信號(hào)SGL／DIFF*來(lái)實(shí)現(xiàn)對(duì)單端或差分輸入方式的控制，其中SGL／DIFF*高電平為單端輸入，SGIdDIFF*低電平為差分輸入；CS*下降沿有效。設(shè)計(jì)中通過(guò)控制單端／差分控制信號(hào)SGL／DIFF*實(shí)現(xiàn)不同輸入方式與不同輸入范圍，具體實(shí)現(xiàn)輸出二進(jìn)制碼情

況見表2所示。

設(shè)計(jì)中通過(guò)單端／差分控制信號(hào)（SGL／DIFF*）與通道選擇控制信號(hào)（A0～A2）實(shí)現(xiàn)模擬輸入類型的不同，具體模擬輸入類型與通道選擇情況見表3所示。

3．2 數(shù)據(jù)采集、傳送及緩存

設(shè)計(jì)中轉(zhuǎn)換數(shù)據(jù)的定時(shí)關(guān)系如表4所示。

最大轉(zhuǎn)換時(shí)間TCONVERT為14×TSCLK，在電源5V、時(shí)鐘32MHz條件下轉(zhuǎn)換時(shí)間為437．5ns。精確控制CS*與SCLK的時(shí)序，從串行數(shù)字接口獲得轉(zhuǎn)換后的數(shù)據(jù)，時(shí)序見圖4。

設(shè)計(jì)中用一根輸出線讀取兩個(gè)ADC數(shù)據(jù)。共需32個(gè)時(shí)鐘脈沖：其中A通道2個(gè)零標(biāo)記頭、12位數(shù)據(jù)、2個(gè)零尾標(biāo)記（計(jì)16位）；B通道2個(gè)零標(biāo)記頭、數(shù)據(jù)12位、2個(gè)零尾標(biāo)記（計(jì)16位）。一根輸出線讀取兩個(gè)ADC數(shù)據(jù)時(shí)序的見圖5。

3．3 數(shù)據(jù)接口設(shè)計(jì)

串行數(shù)據(jù)在時(shí)序控制下輸出轉(zhuǎn)換為并行數(shù)據(jù)送存儲(chǔ)器緩存，數(shù)據(jù)接口為兼容的高速串行接口SPI／QSPI／MICROWIRE／DSP或由CPLD構(gòu)成的接口。如圖2所示，本設(shè)計(jì)中采用CPLD實(shí)現(xiàn)接口的設(shè)計(jì)。串行數(shù)據(jù)經(jīng)串行／并行轉(zhuǎn)換后輸出到FIFO進(jìn)行緩存。

模塊的接口為PCI總線，由接口橋電路PCI9052實(shí)現(xiàn)。數(shù)據(jù)可用中斷或查詢方式進(jìn)行單組或批傳送。PCI9052采用非復(fù)用、單周期讀／寫模式。

3．4 抗干擾設(shè)計(jì)

為減少高頻干擾，在制作電路板時(shí)應(yīng)盡量采用多層板，在中間加上地線層和電源層。另外，由于采樣時(shí)鐘的相位抖動(dòng)會(huì)對(duì)AD產(chǎn)生相當(dāng)于模擬輸入正弦波所產(chǎn)生的影響，而時(shí)鐘輸入對(duì)AD7266來(lái)說(shuō)相當(dāng)于一個(gè)模擬輸入，因此應(yīng)當(dāng)盡量選擇低抖動(dòng)晶體振蕩器。采用高頻時(shí)鐘經(jīng)分頻后獲得需要的時(shí)鐘信號(hào)效果較好，并將時(shí)鐘電路與系統(tǒng)模擬電路、數(shù)字電路相隔離，以防止其產(chǎn)生噪聲。數(shù)字端電源、模擬端電源、數(shù)字端電源地和模擬端電源地增加電容網(wǎng)絡(luò)，該電容網(wǎng)的作用有三個(gè)：其一是與內(nèi)部參考放大器一起在大頻率范圍下提供一個(gè)低阻抗源以驅(qū)動(dòng)A／D內(nèi)部電路；其二是提供運(yùn)放動(dòng)態(tài)需要的補(bǔ)償；其三是限制由參考電源產(chǎn)生的噪聲干擾。

采用直流耦合差分輸入的電路。在這種模式下，直流輸入將上升到相對(duì)參考電壓對(duì)稱擺動(dòng)的點(diǎn)上。電路把兩個(gè)放大器配置為一個(gè)對(duì)稱單元以形成差分放大器。放大器的差分驅(qū)動(dòng)電路可以把一個(gè)以地為參考電壓的單端信號(hào)轉(zhuǎn)換為一個(gè)以AD的VREF管腳電壓為中心的二倍的差分信號(hào)。單端輸入信號(hào)接到不同放大器的兩個(gè)相反的輸入端上可以驅(qū)動(dòng)差分放大器，放大器可選用雙通道放大器AD8056。通常為保護(hù)AD7266不受過(guò)電壓的影響，應(yīng)當(dāng)在放大器的輸出端和AD的輸入之間加一個(gè)接地二極管。如果放大器和AD7266用同樣的正電源，AD就不會(huì)受到過(guò)電壓的影響。這種電路應(yīng)當(dāng)是最佳選擇，為信號(hào)穩(wěn)定變換提供保障。

4 結(jié)束語(yǔ)

本設(shè)計(jì)充分體現(xiàn)A／D采集模塊的特點(diǎn)，整個(gè)設(shè)計(jì)結(jié)構(gòu)緊湊、性能穩(wěn)定、抗干擾能力強(qiáng)，并且適用于各種工業(yè)控制場(chǎng)合。設(shè)計(jì)上此模塊可實(shí)現(xiàn)四路一組的高速同步采樣及多組2Msps的采樣吞吐量。應(yīng)用DSP高速處理器進(jìn)行數(shù)據(jù)處理，可以很容易地實(shí)現(xiàn)實(shí)時(shí)諧波分析功能，且系統(tǒng)運(yùn)行穩(wěn)定性和所能達(dá)到的精確度均優(yōu)于傳統(tǒng)的以微控制器為核心所構(gòu)成的系統(tǒng)。

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