JEDEC固態(tài)存儲(chǔ)協(xié)會(huì)于今日正式發(fā)布了DDR5SDRAM標(biāo)準(zhǔn)（JESD79-5），為全球計(jì)算機(jī)拉開新時(shí)代序幕。

簡言之，DDR5內(nèi)存芯片Bank數(shù)量翻番到32，每Bank的自刷新速度翻番到16Gbps。VDD電壓從DDR4的1.2V降至1.1V，也就是減少功耗。此外，芯級(jí)ECC、更好的設(shè)計(jì)伸縮性、更高的電壓耐受度等都保證了性能、產(chǎn)能、工藝水準(zhǔn)等。

按照J(rèn)EDEC的說法，DDR5內(nèi)存的引腳帶寬（頻率）是DDR4的兩倍，首發(fā)將以4.8Gbps（4800MHz）起跳，比末代DDR4的標(biāo)準(zhǔn)頻率3200MHz增加了50%之多，總傳輸帶寬提升了38%，未來將最高摸到8400MHz左右。

基于新標(biāo)準(zhǔn)的硬件預(yù)計(jì)將于2021年推出，先從服務(wù)器層面開始采用，之后再逐步推廣到消費(fèi)者PC和其他設(shè)備。

更快：一個(gè)DIMM，兩個(gè)通道

DDR5再次提高了內(nèi)存帶寬。每個(gè)人都希望獲得更高的性能（尤其是在DIMM容量不斷增長的情況下），這也是這次DDR5提升的重點(diǎn)。

對(duì)于DDR5來說，JEDEC希望比通常的DDR內(nèi)存規(guī)范更積極地開始工作。通常情況下，新的標(biāo)準(zhǔn)是從上一個(gè)標(biāo)準(zhǔn)的起點(diǎn)開始的，例如DDR3到DDR4的過渡，DDR3正式停止在1.6Gbps，DDR4從那里開始。然而對(duì)于DDR5來說，JEDEC的目標(biāo)要高得多，預(yù)計(jì)將以4.8Gbps的速度推出，比DDR4官方3.2Gbps最高速度快了50%左右。而在之后的幾年里，當(dāng)前版本的規(guī)范允許數(shù)據(jù)速率達(dá)到6.4Gbps，比DDR4的官方峰值快了一倍。

這些速度目標(biāo)的基礎(chǔ)是DIMM和內(nèi)存總線的變化，以便在每個(gè)時(shí)鐘周期內(nèi)提供和傳輸更多數(shù)據(jù)。對(duì)于DRAM速度來說，最大的挑戰(zhàn)來自于DRAM核心時(shí)鐘速率缺乏進(jìn)步。專用邏輯仍然在變快，內(nèi)存總線仍然在變快，但支撐現(xiàn)代內(nèi)存的基于電容和晶體管的DRAM時(shí)鐘速度還不能超過幾百兆赫。因此，為了從DRAMDie中獲得更多的收益--維持內(nèi)存本身越來越快的假象，并滿足實(shí)際速度更快的內(nèi)存總線--已經(jīng)需要越來越多的并行性。而DDR5則再次提升了這一要求。

這里最大的變化是，與LPDDR4和GDDR6等其他標(biāo)準(zhǔn)情況類似，單個(gè)DIMM被分解為2個(gè)通道。DDR5將不是每個(gè)DIMM提供一個(gè)64位數(shù)據(jù)通道，而是每個(gè)DIMM提供兩個(gè)獨(dú)立的32位數(shù)據(jù)通道（如果考慮ECC因素，則為40位）。同時(shí)，每個(gè)通道的突發(fā)長度從8個(gè)字節(jié)(BL8)翻倍到16個(gè)字節(jié)(BL16)，這意味著每個(gè)通道每次操作將提供64個(gè)字節(jié)。那么，與DDR4DIMM相比，DDR5DIMM以兩倍的額定內(nèi)存速度（核心速度相同）運(yùn)行，將在DDR4DIMM提供的操作時(shí)間內(nèi)提供兩個(gè)64字節(jié)的操作，使有效帶寬增加一倍。

總的來說，64字節(jié)仍然是內(nèi)存操作的神奇數(shù)字，因?yàn)檫@是一個(gè)標(biāo)準(zhǔn)緩存線的大小。如果在DDR4內(nèi)存上采用更大的突發(fā)長度，則會(huì)導(dǎo)致128字節(jié)的操作，這對(duì)于單條高速緩存線來說太大，如果內(nèi)存控制器不想要兩條線的連續(xù)數(shù)據(jù)，充其量也會(huì)導(dǎo)致效率/利用率的損失。相比之下，由于DDR5的兩個(gè)通道是獨(dú)立的，一個(gè)內(nèi)存控制器可以從不同的位置請(qǐng)求64個(gè)字節(jié)，這使得它更符合處理器的實(shí)際工作方式，并避免利用率的損失。

對(duì)標(biāo)準(zhǔn)PC臺(tái)式機(jī)的凈影響是，取代了DDR4系統(tǒng)模式，即2個(gè)DIMM填滿2個(gè)通道進(jìn)行2x64bit設(shè)置，而DDR5系統(tǒng)的功能將是4x32bit設(shè)置。

這種結(jié)構(gòu)上的變化在其他地方有一些連鎖效應(yīng)，特別是要最大限度地提高這些小通道的使用率。DDR5引入了更細(xì)粒度的Bank存儲(chǔ)體刷新功能，這將允許一些k存儲(chǔ)體在其他使用時(shí)進(jìn)行刷新。這就能更快地完成必要的刷新（電容補(bǔ)給）、控制延遲、并使未使用的存儲(chǔ)庫更快可用。存儲(chǔ)體組的最大數(shù)量也從4個(gè)增加到8個(gè)，這將有助于減輕順序內(nèi)存訪問的性能折扣。

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