Vivado 集成設(shè)計(jì)環(huán)境支持將通用驗(yàn)證方法學(xué) (UVM) 應(yīng)用于Vivado 仿真器。

Vivado 提供了預(yù)編譯的 UVM V1.2 庫。

請遵循以下步驟創(chuàng)建示例設(shè)計(jì)測試案例，以便在工程模式下使用 UVM。

本文隨附了 1 個簡單示例，可供您下載解壓使用。

1. 在 Vivado 2019.2 中創(chuàng)建新 RTL 工程。

2. 單擊“Add Directories”以將“src”和“verif”目錄添加至該工程中。指定 UVM 驗(yàn)證文件僅用于仿真 (Simulation Only)。

3. 選擇工程所需的器件/開發(fā)板，然后單擊“Next”。

4. 檢查“Project Summary”，然后單擊“Finish”。

5. 使用來自“src”和“verif”目錄的新增源代碼創(chuàng)建工程后，請轉(zhuǎn)至“Settings”->“Simulation”。將“-L UVM”開關(guān)添加到位于“compilation”選項(xiàng)卡下的 xsim.compile.xvlog.more_options 以及位于“Elaboration”選項(xiàng)卡下的 xsim.elaborate.xelab_more_options（請參閱以下截屏）。此開關(guān)是使用預(yù)編譯的 UVM 庫所必需的。

此外，還可通過 Tcl 控制臺 (TclConsole) 設(shè)置下列屬性：

set_property -name {xsim.compile.xvlog.more_options} -value {-L uvm} -objects [get_filesets sim_1]

set_property -name {xsim.elaborate.xelab.more_options} -value {-L uvm} -objects [get_filesets sim_1]

6. 添加以上開關(guān)后，請確保已選中“adder_4_bit_tb_top.sv”文件作為頂層模塊，然后運(yùn)行仿真。
仿真應(yīng)可正常完成運(yùn)行，但 Vivado“Hierarchy”視圖中的“Sources”窗口將顯示這些文件上的語法錯誤。

您可忽略“Hierarchy”視圖和Vivado Text Editor 中的有關(guān) UVM 的語法錯誤，因?yàn)?UVM 支持是在 Vivado 2019.2 中專為仿真器新增的。

對應(yīng) HSV 的 UVM 支持將于后續(xù)版本中提供。

以下是非工程/批量模式下的 UVM 使用步驟：

a, 調(diào)用 Vivado 2019.2：

source/Xilinx/Vivado/2019.2/settings64.sh

b, 要以非工程模式運(yùn)行仿真，請從當(dāng)前工作目錄切換至“run”文件夾。

cd ./Adder_4_bit/run

c, 要在Vivado 中運(yùn)行獨(dú)立仿真，可運(yùn)行 run_xsim.csh（在 Linux 上）和 run_xsim.bat（在 Windows 上），或者也可在 Linux/Windows 中使用以下命令來運(yùn)行 run.tcl。

Vivado –mode batch –source run.tcl

d, 完成仿真后，可以在 shell 中或命令提示符中查看 UVM 測試結(jié)果，如下所示：

工程模式和非工程模式的目錄結(jié)構(gòu)：

“src”和“verif”文件夾包含設(shè)計(jì)和驗(yàn)證環(huán)境相關(guān)的文件。

在非工程模式下，“Run”文件夾是運(yùn)行仿真的位置。

UVM_test 則用于在 XSIM 中以“工程模式”運(yùn)行仿真。