三星3納米芯片面積比5納米縮小35%以上
三星電子副會長李在镕近日參觀正在開發(fā)“全球第一個3納米級半導(dǎo)體工藝”的韓國京畿道華城半導(dǎo)體工廠，并聽取了關(guān)于3納米工藝技術(shù)的報告，他還與三星電子半導(dǎo)體部門社長團(tuán)討論了新一代半導(dǎo)體戰(zhàn)略。
李在镕
據(jù)了解，三星電子計劃利用極紫外光刻（EUV）工藝，提高在7納米以下精細(xì)工程市場的份額。3納米級半導(dǎo)體工藝計劃首先應(yīng)用到三星的晶圓代工（foundry）工程之中。三星計劃明年下半年在全球最早實現(xiàn)3納米級芯片的批量生產(chǎn)。
三星電子將在最新的3納米工程中使用不同于其他工程的新一代工藝“GAA”。三星電子負(fù)責(zé)半導(dǎo)體產(chǎn)業(yè)的部門表示，基于GAA工藝的3納米芯片面積可以比最近完成開發(fā)的5納米產(chǎn)品面積縮小35%以上，耗電量減少50%，處理速度可提高30%左右。
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