IC設(shè)計(jì)離不開EDA工具的支持，模擬設(shè)計(jì)也不例外。在<電子發(fā)燒友>9月20日舉行的2019年中國(guó)模擬半導(dǎo)體大會(huì)上，Cadence中國(guó)區(qū)技術(shù)支持總監(jiān)欒志雨帶來(lái)了主題為《中國(guó)模擬IC升級(jí)更需要借力EDA工具》的演講，在本次演講中，他闡述了針對(duì)16nm及以下節(jié)點(diǎn)工藝的模擬IC設(shè)計(jì)需要注意的問(wèn)題。

圖1：Cadence中國(guó)區(qū)技術(shù)支持總監(jiān)欒志雨。

目前大家普遍都認(rèn)為數(shù)字芯片的設(shè)計(jì)流程更加規(guī)范和自動(dòng)化，不過(guò)這幾年模擬芯片設(shè)計(jì)也在向設(shè)計(jì)流程規(guī)范化和自動(dòng)化方向演進(jìn)。隨著16nm及以下工藝節(jié)點(diǎn)的要求越來(lái)越嚴(yán)格，這就要求模擬電路設(shè)計(jì)流程也需要規(guī)范化和自動(dòng)化。

對(duì)于模擬設(shè)計(jì)來(lái)說(shuō)，最難的是Spec的管理。Cadence從前年開始，跟國(guó)內(nèi)很多企業(yè)合作，推出了一個(gè)ADE(Analog Design Environment；模擬設(shè)計(jì)環(huán)境 ) Verifier工具，該工具也可以稱為ADE Planner，是一個(gè)模擬設(shè)計(jì)項(xiàng)目的規(guī)劃管理工具。

作為一個(gè)模擬設(shè)計(jì)工程師，在一個(gè)項(xiàng)目周期內(nèi)，通常需要從撰寫/閱讀客戶需求或功能需求開始，最后到測(cè)試芯片性能，看其是否達(dá)到標(biāo)準(zhǔn)結(jié)束。在實(shí)際工作中，芯片測(cè)試的工作大多數(shù)時(shí)候是由測(cè)試工程師完成的，而模擬設(shè)計(jì)工程師則需要負(fù)責(zé)芯片的驗(yàn)證，即通過(guò)電路仿真工具搭建的Test Bench，看設(shè)計(jì)出來(lái)的電路是否滿足產(chǎn)品需求中的要求。

在這個(gè)過(guò)程中，由兩個(gè)重要的指標(biāo)：一是產(chǎn)品需求中的指標(biāo)（Spec）都被驗(yàn)證了嗎（覆蓋率）？二是驗(yàn)證都通過(guò)了嗎（通過(guò)率）？解決這兩個(gè)問(wèn)題后，還需要知道Test Bench中的Spec設(shè)置和產(chǎn)品需求中的Spec是否一致，因?yàn)樵?a target="_blank">電路設(shè)計(jì)過(guò)程中，經(jīng)常會(huì)碰到Spec改動(dòng)的事情。

欒志雨解釋說(shuō)，如果使用ADE Verifier對(duì)模擬設(shè)計(jì)項(xiàng)目進(jìn)行管理，就能夠很清楚地看到，哪些Spec是通過(guò)驗(yàn)證了的，哪些是沒(méi)有通過(guò)驗(yàn)證的，以及哪些還需要進(jìn)一步分析的，一目了然。

對(duì)模擬設(shè)計(jì)而言，還有一個(gè)問(wèn)題就是物理實(shí)現(xiàn)。其實(shí)模擬電路也是可以拆分的，拆分成一些更小的電路結(jié)構(gòu)。比如現(xiàn)在的代工廠就會(huì)基于此類結(jié)構(gòu)，提供一些已經(jīng)經(jīng)過(guò)測(cè)試，良率可以達(dá)到一定保障的版圖，供模擬芯片設(shè)計(jì)公司選用。

欒志雨在演講中表示，這類版圖有很多就是使用Cadence的參數(shù)化單元Pcell工具來(lái)實(shí)現(xiàn)的。模擬設(shè)計(jì)工程師在進(jìn)行版圖設(shè)計(jì)的時(shí)候，如果電路很大，就需要畫很多不同尺寸的MOS管，工作會(huì)變得很繁瑣。而如果使用Cadence最近推出的PcellDesigner工具開發(fā)就方便很多，當(dāng)需要畫一個(gè)MOS管時(shí)，只要調(diào)用出Pcell，在其屬性中填入所需要的參數(shù)（W、L、Gate number等等），就能方便地得到想要的MOS管。這樣可以避免單元的重復(fù)創(chuàng)建，大大減輕單調(diào)乏味的創(chuàng)建圖形工作。

他還特意指出，現(xiàn)在使用PcellDesigner還可以開發(fā)SuperPcell，將更加方便。SuperPcell指的是客戶可以用Coding的方式實(shí)現(xiàn)做LDO、或者是運(yùn)放，這樣工程師在調(diào)參數(shù)的時(shí)候就會(huì)非常容易。

傳統(tǒng)的模擬設(shè)計(jì)都是從底層到頂層來(lái)進(jìn)行設(shè)計(jì)的，但在先進(jìn)工藝節(jié)點(diǎn)階段，這種設(shè)計(jì)流程會(huì)有一些問(wèn)題。特別是在繞線資源和版圖資源相當(dāng)緊張的時(shí)候，因此，客戶希望能夠有從頂層到底層的設(shè)計(jì)流程來(lái)進(jìn)行模擬芯片設(shè)計(jì)。因?yàn)閺捻攲娱_始設(shè)計(jì)，能夠幫助工程師在頂層、模塊層和單元層更為有效地進(jìn)行規(guī)劃。

Cadence新推出的Design Planner工具可以為成熟工藝節(jié)點(diǎn)和高工藝節(jié)點(diǎn)的版圖設(shè)計(jì)提供先進(jìn)方法，實(shí)現(xiàn)無(wú)縫銜接版圖-布局-布線的功能。同時(shí)，它也能夠嵌入到數(shù)字設(shè)計(jì)當(dāng)中，與數(shù)字設(shè)計(jì)同時(shí)進(jìn)行。它具有的創(chuàng)新功能有：

層次化原理圖驅(qū)動(dòng)版圖設(shè)計(jì)：結(jié)合了自上而下與自下而上設(shè)計(jì)方法的優(yōu)勢(shì)，避免單獨(dú)使用任意一種設(shè)計(jì)方法時(shí)而引起的缺陷；

層次可視化：用戶可在其設(shè)計(jì)階段隨時(shí)隨地根據(jù)需求輕松地查看或隱藏設(shè)計(jì)細(xì)節(jié)，便于僅查看其所需的內(nèi)容；

層次及擁塞意識(shí)的布局及擺放：提供自動(dòng)化和輔助生產(chǎn)力；

層次化布線和擁塞分析：提前提供真實(shí)的路布線及擁塞分析信息。

圖2：電子和系統(tǒng)設(shè)計(jì)發(fā)展趨勢(shì)。

In-Design概念是在28nm時(shí)提出的，原因是隨著工藝節(jié)點(diǎn)越來(lái)越高，很多芯片是迭代研發(fā)設(shè)計(jì)的，有時(shí)候前一代芯片設(shè)計(jì)驗(yàn)證是沒(méi)有問(wèn)題的，迭代后的設(shè)計(jì)在后端仿真時(shí)會(huì)出現(xiàn)問(wèn)題。In-Design就是把后端需要仿真的效應(yīng)，比如LDE效應(yīng)、寄生效應(yīng)、EM效應(yīng)等都在前端仿真時(shí)實(shí)現(xiàn)，以方便在流程中提前發(fā)現(xiàn)問(wèn)題，提前預(yù)防和解決。

比如Cadence的Pre_EM check就可以提前做EM仿真，發(fā)現(xiàn)EM問(wèn)題。欒志雨指出，其實(shí)相對(duì)布線造成的EM問(wèn)題，device層的EM問(wèn)題對(duì)后端的影響更大。因?yàn)椴季€造成的EM問(wèn)題可以通過(guò)修改版圖，或者增加線寬等一些局部的修改來(lái)解決，而Device層的EM問(wèn)題很難從后端進(jìn)行修改，必須修改Device的尺寸，而修改尺寸會(huì)導(dǎo)致版圖出現(xiàn)問(wèn)題。

那如何在前端的時(shí)候就發(fā)現(xiàn)Device層面的問(wèn)題呢？Pre_EM check就可以幫忙解決。

當(dāng)然，前仿真不僅針對(duì)EM，也可以對(duì)LDE效應(yīng)，EAD效應(yīng)，以及布線的影響進(jìn)行檢查。提前發(fā)現(xiàn)問(wèn)題，以做出應(yīng)對(duì)方案。

近年來(lái)，芯片的設(shè)計(jì)和系統(tǒng)的結(jié)合越來(lái)越緊密。傳統(tǒng)的模擬設(shè)計(jì)IP，或者是STA是一個(gè)黑盒子，而Cadence最新的Liberate AMS讓模擬的STA不再是黑盒子了。AMS基于MX經(jīng)證明的技術(shù)，具有激勵(lì)表驅(qū)動(dòng)流程、自動(dòng)偵測(cè)setup/hold約束、動(dòng)態(tài)電路分區(qū)和靜態(tài)電路分區(qū)等功能。其獨(dú)有的特點(diǎn)有Deck目錄可追溯的特征描述、模擬電路的分區(qū)可微調(diào)、增強(qiáng)版的激勵(lì)表接口（可指定model、電壓、電流源和電壓源等。）、支持內(nèi)部節(jié)點(diǎn)識(shí)別，以及支持指定黑盒子單元（比如主動(dòng)電阻單元、Verilog-A模組等等）。

此外，該工具也可以讓模擬的Power不再是一個(gè)黑盒子，以及芯片的襯底分析成為可能。

圖3：光電一體分析，目前Cadence的EDA工具支持硅光芯片設(shè)計(jì)和封裝實(shí)現(xiàn)。

不論是電子設(shè)計(jì)，還是系統(tǒng)設(shè)計(jì)，其實(shí)一直都在不斷演化當(dāng)中，未來(lái)模擬設(shè)計(jì)的EDA工具也會(huì)發(fā)生改變，比如說(shuō)將來(lái)一定會(huì)有大量的模擬芯片設(shè)計(jì)是基于云端并行和分布式計(jì)算的，模擬芯片的設(shè)計(jì)會(huì)有更加規(guī)范化的流程，以及會(huì)越來(lái)越多地用到機(jī)器學(xué)習(xí)。