在Intel六大技術(shù)支柱所描繪的愿景中，有改進設(shè)計架構(gòu)的Intel，有消除內(nèi)存/存儲瓶頸的Intel，有投資互連技術(shù)的Intel，有重視軟件的Intel，有視安全為根基的Intel，還有跨晶體管、封裝和芯片設(shè)計協(xié)同進步的Intel。在這“六個”Intel看來，摩爾定律的哲學(xué)將永遠存在。

作為半導(dǎo)體領(lǐng)域為數(shù)不多的IDM廠商，Intel覆蓋了從晶體管到整體系統(tǒng)層面集成的全面解決方案。從PC時代的“Intel inside”，到現(xiàn)在的“Intel：experience what’s inside”。鮮少全面介紹其先進封裝技術(shù)的Intel，日前召開技術(shù)解析會，展示了制程&封裝技術(shù)作為基礎(chǔ)要素的核心地位。

為什么我們需要先進封裝技術(shù)？Intel公司集團副總裁兼封裝測試技術(shù)開發(fā)部門總經(jīng)理Babak Sabi表示，為了更好地對大規(guī)模的數(shù)據(jù)進行分析和處理，要有非常復(fù)雜的芯片來提供足夠的算力。當芯片架構(gòu)會越來越復(fù)雜，很難把這么多不同的組件來進行集成，這也就是為什么要開發(fā)先進封裝技術(shù)的原因。我們可以把不同功能的小芯片進行組裝，放到同一個封裝內(nèi)部，以獲得足夠的大數(shù)據(jù)分析的算力，這是傳統(tǒng)技術(shù)無法實現(xiàn)的。

先進封裝將在半導(dǎo)體領(lǐng)域發(fā)揮更大價值

一直以來，芯片設(shè)計、工藝制程聚焦了半導(dǎo)體領(lǐng)域最多的關(guān)注。芯片封裝作為制造過程的最后一步，在整個電子供應(yīng)鏈中看似不起眼，卻一直默默發(fā)揮著關(guān)鍵作用。作為處理器和主板之間的物理接口，封裝為芯片的電信號和電源提供了一個著陸區(qū)。隨著半導(dǎo)體工藝日益復(fù)雜，傳統(tǒng)單芯片封裝逐漸不能滿足需求，尤其是對于高性能芯片來說，需要在性能、功耗、成本方面的進一步均衡和提升。

三大因素正在推動半導(dǎo)體封裝發(fā)生革命性變化：一是全球終端電子產(chǎn)品逐漸走向多功能整合及低功耗設(shè)計，二是數(shù)據(jù)中心和物聯(lián)網(wǎng)的人工智能處理等方面推動的芯片多樣化趨勢，三是以數(shù)據(jù)為中心的工作負載日益多樣化，帶來處理數(shù)據(jù)的架構(gòu)也日益多樣化。未來，先進封裝將比過去發(fā)揮更為重大的作用，它將成為產(chǎn)品創(chuàng)新的催化劑，也終于迎來了它的“高光時刻”。

Yole Développement首席分析師Santosh Kumar曾預(yù)測，IC封裝市場2019年會出現(xiàn)放緩，但是先進封裝的增長速度超過整體封裝市場。據(jù)Yole稱，2019年包括所有技術(shù)在內(nèi)的IC封裝市場預(yù)計收入將達到680億美元，比2018年增長3.5％?！跋冗M的封裝預(yù)計在2019年增長4.3％，而傳統(tǒng)/商品封裝的增長率僅為2.8％?！?br />
據(jù)英特爾制程及封裝部門技術(shù)營銷總監(jiān)Jason Gorss介紹，先進封裝已經(jīng)成為各公司打造差異化優(yōu)勢的一個重要領(lǐng)域，以及一個能夠提升性能、提高功率、縮小外形尺寸和提高帶寬的機會。

未來，晶體管層面的創(chuàng)新方向是尺寸越來越小，功耗越來越低；架構(gòu)層面，將走向多種不同架構(gòu)的組合，以滿足更加專屬的特定領(lǐng)域的需求，包括FPGA、圖像處理器以及人工智能加速器等等；內(nèi)存和存儲領(lǐng)域，正在面臨一個全新的瓶頸，需要消除傳統(tǒng)內(nèi)存和存儲層級結(jié)構(gòu)中的固有瓶頸，同時實現(xiàn)加速互連，通過不同層級的互連技術(shù)，更好地滿足在數(shù)據(jù)層面或是封裝內(nèi)的數(shù)據(jù)流通；軟件方面，以全堆棧、跨架構(gòu)平臺為主，充分釋放硬件的極致性能；當然，安全則是一切業(yè)務(wù)的最高等級。

上述方向，共同勾勒出Intel對于未來創(chuàng)新的設(shè)想，它不再拘泥于傳統(tǒng)框架，而是注重更加靈活地設(shè)計性能更強、功能更豐富、功耗更低、用途更靈活的不同產(chǎn)品，滿足未來的差異化需求。

Intel強調(diào)其封裝技術(shù)的先進性，亦與摩爾定律的如何延續(xù)有關(guān)。此前，Intel方面就曾公開回應(yīng)：摩爾定律仍持續(xù)有效，只是以各種功能、架構(gòu)搭配組合的功能演進，以應(yīng)對數(shù)據(jù)的泛濫。先進的封裝技術(shù)能夠集成多種制程工藝的計算引擎，實現(xiàn)類似于單晶片的性能，但其平臺范圍遠遠超過單晶片集成的晶片尺寸限制。這些技術(shù)將大大提高產(chǎn)品級性能和功效，縮小面積，同時對系統(tǒng)進行全面改造。

有哪些不斷涌現(xiàn)的封裝新需求？

Intel的封裝愿景是在一個封裝內(nèi)實現(xiàn)芯片和小芯片的連接，幫助整體芯片實現(xiàn)單晶片系統(tǒng)SoC的功能。為了做到這一點，必須確保整個裸片上的小芯片連接必須是低功耗、高帶寬且高性能的，這也是實現(xiàn)其愿景的核心所在。

Intel院士兼技術(shù)開發(fā)部聯(lián)合總監(jiān)Ravindranath (Ravi) V. Mahajan表示，封裝技術(shù)的三大重點在于輕薄/小巧的客戶端封裝、高速信號和互聯(lián)微縮（密度和間距）。

據(jù)介紹，英特爾封裝支持多節(jié)點混合集成，不僅是不同元器件集成中X、Y軸的平面面積縮小，在G軸上（封裝厚度）也有優(yōu)化空間。他表示，2014年，封裝厚度約為100μm；2015年已實現(xiàn)無核技術(shù)，換言之即為無核狀態(tài)；未來，英特爾不僅僅是把硅片疊加到封裝上，將實現(xiàn)嵌入式橋接，讓系統(tǒng)更小更薄。

高速信號方面，由于信號實際上是在半導(dǎo)體芯片表面上傳遞進行的，會受到金屬表面粗糙度影響。Intel通過專門的制造技術(shù)大幅降低了金屬表面的粗糙度，從而減少信號傳遞損耗。同時，采用全新的布線方法降低串擾，采用空隙布線使得電介質(zhì)堆棧設(shè)計中兩者之間的傳導(dǎo)損耗更小。Ravi Mahajan表示，通過先進封裝技術(shù)目前已經(jīng)可以達到112Gbps，未來將努力邁向224Gbps這一數(shù)量級。

互聯(lián)微縮（密度和間距）方面，Ravi Mahajan強調(diào)了兩個基礎(chǔ)概念：代表兩個裸片縱向疊加的3D互連，以及代表兩個裸片水平連接的2D互連。前者導(dǎo)線數(shù)量較少傳輸速度較快，后者導(dǎo)線數(shù)量多傳輸速度較慢。通過英特爾全方位互聯(lián)（ODI）技術(shù)，可以實現(xiàn)高速互聯(lián)，通過并行連接延遲會大幅下降，并且可以更好地改善速度，系統(tǒng)能耗可降低約10%。

如何構(gòu)建未來的高密度MCP？

整個業(yè)界似乎都在不斷推動先進多芯片封裝架構(gòu)MCP的發(fā)展，以更好地滿足高帶寬、低功耗的需求。在Intel看來，這需要多項關(guān)鍵基礎(chǔ)技術(shù)的結(jié)合。

在今年七月初的SEMICON West大會上，Intel曾推出一系列全新的基礎(chǔ)工具，包括將EMIB和Foveros技術(shù)相結(jié)合的創(chuàng)新應(yīng)用（Co-EMIB）、全方位互連（ODI）技術(shù)，和全新裸片間接口（MDIO）技術(shù)，實現(xiàn)其全新封裝技術(shù)與制程工藝的結(jié)合。其基本原則都是使用最優(yōu)工藝制作不同IP模塊，然后借助不同的封裝方式、高帶寬低延遲的通信渠道，整合在一塊芯片上，構(gòu)成一個異構(gòu)計算平臺。

未來，先進互連封裝研究有三大微縮方向，：一是用于堆疊裸片的高密度垂直互連，它可以大幅度提高帶寬，同時也可實現(xiàn)高密度的裸片疊加；二是全局的橫向互連，在未來隨著小芯片使用會越來越普及，在小芯片集成當中擁有更高的帶寬；三是全方位互連（ODI），可實現(xiàn)之前所無法達到的3D堆疊帶來的性能。通過這些支持Intel未來路線圖的新技術(shù)，共同構(gòu)建起未來的技術(shù)能力和基礎(chǔ)。