臺積電研發(fā)負責人Phillip Wong近日在硅谷舉行的Hot Chips會議上表示，摩爾定律沒死，依然有效且狀況良好，并表示隨著新技術的進步，到2050年晶體管做到0.1納米，約等于氫原子的大小。

“毋庸置疑，摩爾定律依然有效且狀況良好，它沒有死掉，沒有減速，也沒有生病?！?/p>

臺積電研發(fā)負責人Philip Wong(黃漢森)在Hot chips大會上表示，他展示了臺積電對芯片技術的前瞻，稱到2050年，晶體管將縮小到氫原子尺度，即0.1nm。

黃漢森去年8月開始擔任臺積電企業(yè)研究副總裁，在此之前他是斯坦福大學電機工程學系教授，擅長新形態(tài)的存儲技術研究，在學術界擁有很高聲望。

Philip Wong

黃漢森在Hot Chips大會上演講的題目是：“下一個半導體工藝節(jié)點會給我們帶來什么？”，他還詳細介紹了其他芯片技術的發(fā)展，比如將內存放在處理器的正上方，他預計這將提高性能。

對摩爾定律非常樂觀，臺積電提出芯片進展的三大方向 摩爾定律預測，集成電路上可容納的晶體管數(shù)量，約每隔 18 個月便會增加一倍，性能也將提升一倍（即更多的晶體管使其更快）。

不過，如何以最有經(jīng)濟效益的方法將數(shù)十億個晶體管放在一顆芯片中，成為當前芯片制造遇到的最大挑戰(zhàn)，所以近年來有不少人認為摩爾定律逼近了物理極限并開始放緩。

英特爾一直在努力研發(fā)先進制程，但從整個行業(yè)來看，單個晶體管的價格不再繼續(xù)下降。這就限制了新的制造工藝只能用于高端、高成本的芯片。過去芯片行業(yè)的好日子已經(jīng)一去不復返了，那時芯片的時鐘速度提高，功耗卻沒有受到任何影響。

因此，芯片制造業(yè)出現(xiàn)悲觀主義者也就不足為奇。

黃漢森預計，處理器將由不同芯片元件3D堆疊組成，而在當前這些元件通常是分開的。這將意味著芯片獲得更小的尺寸和更高的性能。

不過，作為晶圓代工龍頭的臺積電卻非常樂觀。黃漢森表示，摩爾定律進展良好，并大膽地預測了到2050年的進展，盡管他沒有提供任何詳細的計劃。

摩爾定律以及芯片進展的其他方面都狀況良好 Real World Technologies的分析師David Kanter則更為謹慎。由于臺積電現(xiàn)在與英特爾已經(jīng)是并列，而不是在英特爾之后，臺積電不得不承擔更多的領導責任，加大研發(fā)投入，因此聽到該公司如此樂觀并不令人意外。但談到芯片的進步，黃漢森對一些實際問題避而不談，比如縮小晶體管的速度放緩，以及制造最新一代產(chǎn)品的成本增加。

根本性的改進 “我們期待看到更多不同方向的創(chuàng)新，這將為行業(yè)提供持續(xù)的利益?！秉S漢森說：“這就是我們關心的?！?/p>

黃漢森表示，芯片技術的元件正在縮小到極小的尺寸

關于未來的技術路線，Philip Wong 認為像碳納米管（1.2nm 尺度），2D層狀材料等可以將晶體管變得更快，尺寸更小；同時，相變內存（PRAM），旋轉力矩轉移隨機存取內存（STT-RAM）等會直接和處理器封裝在一起，縮小體積，加快數(shù)據(jù)傳遞速度；此外還有3D 堆疊封裝技術。

具體而言，黃漢森就未來的發(fā)展方向提出若干觀點：

新技術將使晶體管更快、更小。長期以來一直在考慮的一項技術——碳納米管，現(xiàn)在正變得切實可行。另一種是被稱為2D層狀材料的材料，可以通過讓電子更容易地流過芯片來提供類似的增強。

一些新的內存技術將直接構建到處理器中，而不是作為單獨的芯片連接。這種快速連接將極大地提高性能，因為芯片上的邏輯電路(處理數(shù)據(jù)的部分)將更快地獲得所需的數(shù)據(jù)，因此不必有太多閑置時間。

3D堆疊技術將意味著，如今孤立的計算機處理器功能可以被夾在多個層中，與高速數(shù)據(jù)通路相連。

“在這些系統(tǒng)中，多層邏輯和內存以細粒度的方式集成，連接性是關鍵，”黃漢森說。

分析師Nathan Brookwood表示，盡管黃漢森對碳納米管等技術非常關注，但不認為臺積電本身在現(xiàn)階段會押注于任何特定的新技術。

新的計算機內存技術將取得進展

不過，黃漢森強調，除了硬件，軟件算法也需要迎頭趕上。一旦實現(xiàn)了這一點，芯片的進步將提供更好的計算設備。這是至關重要的，黃漢森說：“社會對先進技術的需求是無止境的?！? 接下來，新智元帶來黃漢森在Hot Chip 2019主旨演講的完整PPT，附精編解讀。 臺積電Hot Chips大會演講精編（附PPT）

摩爾定律講的是元件密度，這是高性能計算的主要驅動力。

從對數(shù)圖上看，摩爾定律不但沒有死，而且活的很好，晶體管密度還在增加，而且在可預見的未來內還會繼續(xù)增加，至于時鐘速度和運行效率等人們同樣關心的新屬性，實際上超出了摩爾定律的范圍。

進入AI和5G時代，“內存墻”問題日益突出，海量數(shù)據(jù)的流動和轉移的需求越來越高，內存訪問決定了計算的能源效率。

深度神經(jīng)網(wǎng)絡需要大量的內存容量，而且內存緊缺的問題將來還會更加突出。芯片上需要更多數(shù)量的SRAM，但永遠都不夠，重要的是什么樣的內存。

現(xiàn)有的系統(tǒng)中，大部分都是2D和2.5D，用的是TSV，我們需要再向前邁進一步，進入3D。

而下一步就是Beyond 3D，它實現(xiàn)了邏輯和內存的多層整合，在納米級尺度上實現(xiàn)了高密度的TSV工藝，即“N3XT級”系統(tǒng)。

下一代內存需要具備高帶寬、高容量，而且需要在片上。

研究表明，具備上述條件的內存可以使系統(tǒng)級收益增加近2000倍，當然，以現(xiàn)有技術很難實現(xiàn)。在上層很難構建高性能晶體管，因為制造時需要1000度高溫條件，內存層會融化。

要想實現(xiàn)上面說的理想的系統(tǒng)，需要超薄的設備層和較低的制造溫度。 近年來，晶體管技術實現(xiàn)了不少進步，出現(xiàn)了2D層材料過度金屬設計，1D碳納米管設計等，這些材料非常輕薄，大大降低了晶體管的溝道寬度，但仍保持高遷移率水平。

實現(xiàn)內存與邏輯平臺在3D架構下的整合，讓晶體管與制造技術的進步成為一個連續(xù)的統(tǒng)一體。

而要實現(xiàn)這一目標，各自為戰(zhàn)是不行的。這需要系統(tǒng)工程師和開發(fā)人員的密切合作，需要硬件設備制造技術和需求的更緊密的交流，需要學術界與產(chǎn)業(yè)界建立更加緊密的聯(lián)系。