InnoLogic的新嵌入式符號處理器（ESP）工具使用符號模擬技術(shù)來減少檢查設(shè)計所需的功能仿真向量的數(shù)量（圖）?；?a href="http://www.socialnewsupdate.com/tags/verilog/" target="_blank">Verilog的ESP使用變量或符號，以及傳統(tǒng)EDA模擬器用于檢查設(shè)計的0,1，X和Z狀態(tài)。當(dāng)符號模擬器找到符號輸入時，它會傳播布爾表達式而不是數(shù)字值。例如，使用ESP，您可以在一個周期內(nèi)驗證具有16個輸入的ALU;傳統(tǒng)的模擬器需要64,000個輸入來驗證所有輸入組合。

您可以使用事件驅(qū)動的ESP-XV模擬器在行為級，RTL和門級進行Verilog設(shè)計的功能驗證。隨著仿真時間的縮短，基于ESP的仿真的測試平臺生成比傳統(tǒng)仿真簡單得多，因為您不必擔(dān)心大量的輸入組合。第二個工具ESP-CV是基于符號模擬技術(shù)的等價檢查器。該工具將Spice網(wǎng)表與Verilog模型進行了比較。 ESP-CV通過將Spice描述轉(zhuǎn)換為交換機級描述并使用用戶輸入符號將功能與Verilog模型的功能進行匹配來執(zhí)行此任務(wù)。該工具對嵌入式存儲器非常有用，因為它允許您在一個周期內(nèi)“繪制”內(nèi)存并在一個額外周期內(nèi)檢查結(jié)果。目前的ESP工具可以處理多達100萬門的設(shè)計。符號容量取決于設(shè)計;最壞情況電路，如乘法器，可以有大約50個符號，最佳情況電路，如存儲器，可以有幾千個符號。

使用符號工具而不是傳統(tǒng)工具進行功能驗證涉及限制。由于InnoLogic工具的運行速度比傳統(tǒng)模擬器快10倍，因此如果在模擬過程中使用四個或更多符號，則可獲得運行時優(yōu)勢。您也不能使用任意數(shù)量的符號。當(dāng)您添加符號時，模擬器所承載的布爾表達式變得復(fù)雜并開始消耗比計算平臺更多的內(nèi)存。如果發(fā)生這種情況，ESP會將一些符號轉(zhuǎn)換為二進制值;你失去了覆蓋面，但模擬結(jié)束了。在Verilog仿真中不能使用帶有C參考模型的符號，因為C模型不能接受符號。最后，當(dāng)前版本的ESP工具無法處理某些可編程邏輯接口，盡管InnoLogic計劃在其未來版本的工具中添加此功能。 ESP-XV和ESP-CV都在Unix下運行。這些工具的起始價格為100,000美元。