電子行業(yè)確實在向更高水平的抽象和系統(tǒng)級設(shè)計邁進(jìn)。最引人注目的是過去六個月推出的Electronic DesignAutomation(EDA)軟件供應(yīng)商的設(shè)計語言提案數(shù)量。對于一些行業(yè)觀察者來說，它可能看起來令人困惑。這并不意味著EDA行業(yè)了解問題并應(yīng)對挑戰(zhàn)。

。由于時間和資源限制消耗了項目周期，設(shè)計變得更加復(fù)雜，并且放棄了良好的工程實踐。

VHDL和Verilog硬件描述語言(HDL)十多年來一直保持著設(shè)計師社區(qū)。我們已經(jīng)增強(qiáng)了它們，修改了它們，并增加了擴(kuò)展以延長它們的用途。然而，它們并未計劃應(yīng)對系統(tǒng)級設(shè)計的挑戰(zhàn)?，F(xiàn)在是時候超越HDL來應(yīng)對這些新的挑戰(zhàn)了。

像VHDL International(VI)這樣的行業(yè)組織可以幫助指導(dǎo)研究，并制定標(biāo)準(zhǔn)以滿足新的系統(tǒng)級設(shè)計方法的要求。 VI擁有熱情和積極的用戶會員資格，使命和基礎(chǔ)設(shè)施，以及無偏見和積極性的技術(shù)委員會。因此，我們致力于最大限度地提高全球電子設(shè)計人員的生產(chǎn)力，效率和能力。

例如，VI的系統(tǒng)級設(shè)計語言(SLDL)計劃已經(jīng)為不斷發(fā)展的硬件描述級別(HDL)引入了技術(shù)路線圖 - 基于設(shè)計。該路線圖旨在為全包設(shè)計環(huán)境設(shè)置一致的方向，基于現(xiàn)有和新興的EDA軟件標(biāo)準(zhǔn)，以實現(xiàn)系統(tǒng)級設(shè)計。它提供了一個戰(zhàn)略實施計劃，以滿足當(dāng)前和未來的設(shè)計要求。更重要的是，theroadmap不是靜態(tài)產(chǎn)品。工作正在進(jìn)行中，成功正在顯現(xiàn)，行業(yè)杰出人士正在被吸引來幫助工作，因為它很有希望及時取得成功。

該路線圖將VI章程從單純推廣廣泛的HDL使用擴(kuò)展為主要工具用于企業(yè)標(biāo)準(zhǔn)制定和發(fā)展設(shè)計環(huán)境以解決整個系統(tǒng)問題。通過路線圖，我們?yōu)楝F(xiàn)在和未來十年的系統(tǒng)設(shè)計技術(shù)標(biāo)準(zhǔn)的制定和一致性制定方向，優(yōu)先事項和承諾。

SLDL的第1階段產(chǎn)生了一種名為Rosetta的語言，這是一種在以電子為中心的系統(tǒng)工程領(lǐng)域內(nèi)跨語義域映射約束的努力。它借鑒了歐洲和美國的系統(tǒng)級研究工作的概念。

新的設(shè)計語言必須支持基于系統(tǒng)范圍的約束快速權(quán)衡架構(gòu)和實現(xiàn)的能力。對于Rosetta來說，系統(tǒng)由許多視圖組成，包括數(shù)字功能，模擬行為，時序，帶寬正確輸出，功耗和成本。

Rosetta將多個領(lǐng)域理論集成到一個通用語義框架中，并支持能夠在硬件和軟件的所有視圖中預(yù)算和分解系統(tǒng)范圍的約束。它是一種系統(tǒng)語言，與VerilogHDL和VHDL互補(bǔ)，以及熟悉的軟件編程語言，如C，C ++，Java和各種新興設(shè)計語言提案。它不與任何這些或其他設(shè)計語言提案競爭，因為沒有其他語言在系統(tǒng)級別描述聲明性設(shè)計約束。

VI及其SLDL計劃借鑒了Rosetta Stone的語言概念作為一種設(shè)置方式一致的系統(tǒng)級設(shè)計環(huán)境的一致方向。羅塞塔石碑在大英博物館永久展出，在使科學(xué)家能夠翻譯世界各地的語言方面發(fā)揮了至關(guān)重要的作用。通過這種映射過程，語言學(xué)家已經(jīng)能夠理解書面文字中體現(xiàn)的語義。我們的努力也同樣成功。

新的設(shè)計語言提案的數(shù)量表明電子工業(yè)確實轉(zhuǎn)向系統(tǒng)級設(shè)計。因此，對電子設(shè)計師施加的限制將有助于確保持續(xù)創(chuàng)新和快速的行業(yè)增長和擴(kuò)張。