在過去，光纖通信被用于長途通信（50公里及以上）。全世界只需要有限數(shù)量的高端接口產(chǎn)品就能滿足。然而，隨著運營大型數(shù)據(jù)中心（臉譜網(wǎng)、谷歌、Amazon、……）的崛起，這些公司喜歡取代服務(wù)器機架之間的傳統(tǒng)布線。基于銅線的方法被認為是進一步提高數(shù)據(jù)傳輸能力的瓶頸, 因此光通信可以極大地提高服務(wù)器之間的帶寬，降低復雜度、功耗和成本。

Reducing cost and power while increasing bandwidth

提高帶寬的同時降低成本和功耗

Thus, the optical interconnect suppliers now need to produce a large number of their products. To reduce the cost, they separate the optical parts (laser diodes, photo detectors) from the digital controller circuits. For the electrical ICs regular CMOS technology can be used for mass-production. Moreover, there were several breakthroughs in the last decade, where conventional CMOS processing steps can now be used to create all kinds of optical components like WDM (Wavelength Division Multiplexers), lasers, detectors, waveguides in SOI processes…

光互連供應(yīng)商在生產(chǎn)大量的產(chǎn)品中，為了降低成本，他們將光學部件（激光二極管、光探測器）從數(shù)字控制器電路中分離出來。對于電氣集成電路，常規(guī)CMOS技術(shù)可用于大規(guī)模生產(chǎn)。此外，在過去的十年中，有了一些突破，傳統(tǒng)的CMOS處理步驟現(xiàn)在可以用來制造各種各樣的光學元件，如SOI（波分復用器）、激光器、探測器和SOI工藝中的波導…

混合2.5D和3D集成

Both optical and electrical elements are then combined within a single IC package using advanced packing techniques like 2.5D (electronic interposer) and 3D (flip-chip) integration. The hybrid integration allows designers to select the best process option for each function. E.g. the digital functions can be integrated in high end CMOS technology with high performance and smaller size. The photonic die does not benefit from this minimum feature size and can thus be designed in a more mature SOI technology which significantly reduces the total cost

光學和電氣元件相結(jié)合，一個單一的IC封裝，采用先進的包裝技術(shù)2.5D（Interposer）和三維（flip-chip）集成?；旌霞稍试S設(shè)計者為每個功能選擇最佳的工藝選項。數(shù)字功能可以集成在高性能、更小尺寸的高端CMOS技術(shù)中。光子裸片并不需要從這個最小特征尺寸中獲益，反而可以在更成熟的SOI技術(shù)中進行設(shè)計，從而顯著降低總成本。

光鏈路需要定制ESD保護電路

用于控制光學部件和處理信號的發(fā)送或接收之前的電子電路，一般采用先進的CMOS技術(shù)，比如像28納米工藝制程。接口一般含有高速（10Gbps，25Gbps或甚至56gbps）的SerDes型電路。為了設(shè)計這樣的高速差分電路，設(shè)計者利用薄氧化物晶體管。然而，這些晶體管是非常敏感的，像靜電放電（ESD）的瞬態(tài)事件非常容易損壞器件。 這些晶體管可以忍受在瞬態(tài)事件的最大電壓基本為4V以下。盡管敏感的器件PAD沒有連接到封裝的外面，但它們在組裝過程中仍然會接收ESD的壓力。因此，需要在PAD 周邊放入足夠的ESD保護電路。另一方面，對于信號完整性，在接口焊盤和電源線之間的電容限制是很重要的。

許多先進的CMOS半導體廠提供了一套I/O和ESD保護電路，設(shè)計者可以使用。然而，這些標準的、通用的接口塊并不適合硅光設(shè)計。

一般來說，ESD模塊漏電太高

該接口通常運行在一個電壓電平低于標準的I/O電壓（1.0V相比1.8V，2.5V或3.3V）

高速SerDes電路不能容忍在信號路徑上有大量的寄生電容或電阻增加。一個典型的模擬I/O會引入寄生電容150ff，遠遠超出可容忍的范圍。

當然，除了接口部分，SOI光子元器件也需要保針對ESD應(yīng)力的保護。

經(jīng)驗和優(yōu)勢：

在過去的10年中，國際上很多設(shè)計硅光子學產(chǎn)品的公司 (LUXTERA, RocklyPhotonics, Gennum, Nanotech, HiLightSemi...) 得到了我們的支持。在這些項目中，我們的工程師專注于保護高速接口（TX，RX）和低壓PAD的保護。 工程師開發(fā)的ESD保護，寄生電容在15ff以下，比典型的28nmCMOS 制程ESD保護器件低十倍。

On-chip ESD (Silicon Proven)資源：