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　　時(shí)延是數(shù)據(jù)中心以太網(wǎng)的一個(gè)關(guān)鍵性能指標(biāo)。這是因?yàn)樵诟哳l率金融交易(HFT)、高性能計(jì)算(HPC)和類似的性能敏感型環(huán)境中，超低時(shí)延10GbE交換功能是處理巨大網(wǎng)絡(luò)流量的關(guān)鍵，這常常意味著每天上百萬次的交易。電子交易中價(jià)格和交易數(shù)據(jù)速率的不斷攀升以及保持競爭力的需求推動(dòng)著金融市場股東們投資最新技術(shù)，以便支持螺旋式上升的帶寬要求，并降低數(shù)據(jù)流時(shí)延。

　　因此，現(xiàn)在時(shí)延測量已經(jīng)成為數(shù)據(jù)中心以太網(wǎng)交換機(jī)供應(yīng)商測試報(bào)告的一個(gè)重要部分。在評估這些系統(tǒng)所用的交換IC時(shí)，設(shè)計(jì)師需要明白時(shí)延測量方法有好多種，采用不正確的方法可能是一種錯(cuò)誤，因?yàn)橛行┓椒ú⒉荒軠y出真實(shí)性能。

　　近來在測試中使用的其中一些測量方法使得LAN交換芯片供應(yīng)商聲稱具有超低時(shí)延。這是怎么做到的呢?使用末位進(jìn)、首位出(LIFO)方法，存儲轉(zhuǎn)發(fā)交換機(jī)確實(shí)可以報(bào)告亞微秒的時(shí)延。然而，這不符合RFC1242，該文檔建議優(yōu)先采用首位進(jìn)到首位出(FIFO)方法：“理想情況下所有設(shè)備的測量都應(yīng)從幀前導(dǎo)位之后的第一個(gè)實(shí)際位開始?！边@種方法能夠更精確地測量數(shù)據(jù)包穿透交換機(jī)時(shí)遇到的任何存儲或處理時(shí)間。

　　交換機(jī)架構(gòu)和時(shí)延

　　2006年推出的第一臺低時(shí)延10GbE交換機(jī)使用直通工作模式取得了十分優(yōu)異的時(shí)延性能，這種模式下交換機(jī)可以在幀被完整接收之前就開始發(fā)送。而存儲轉(zhuǎn)發(fā)交換機(jī)不能取得低時(shí)延，這是因?yàn)閿?shù)據(jù)包在從出口發(fā)送出去之前必須完全存儲在內(nèi)存中。但并不是所有直通交換機(jī)都有相同的時(shí)延性能，因?yàn)樗鼈儾捎玫慕粨Q架構(gòu)有很大的區(qū)別。

　　存儲器存取帶寬一直是交換芯片架構(gòu)師心頭的痛。在使用傳統(tǒng)的交叉開關(guān)矩陣和內(nèi)存設(shè)計(jì)時(shí)，將沒有足夠的片上帶寬允許每個(gè)輸入端口同時(shí)寫入相同的輸出隊(duì)列。為了解決這種阻塞問題，芯片架構(gòu)可以在每個(gè)交換輸入端使用虛擬輸出隊(duì)列，即所謂的組合式輸入/輸出隊(duì)列(CIQQ)架構(gòu)(圖1)。

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　　圖1 組合式輸入/輸出隊(duì)列(CIQQ)架構(gòu)

　　虛擬輸出隊(duì)列可以在每個(gè)輸入端口為每個(gè)交換輸出端口(出口)提供一個(gè)隊(duì)列。如果某個(gè)特定的出口隊(duì)列臨時(shí)受阻，那么與之對應(yīng)的入口隊(duì)列將實(shí)行流控，而以其它出口為目的地的數(shù)據(jù)包可以避過這個(gè)受阻隊(duì)列，將數(shù)據(jù)發(fā)送給其它無阻塞的出口。然而，對于一個(gè)N端口交換機(jī)而言，這意味著N*N輸入隊(duì)列和關(guān)聯(lián)調(diào)度器，從而增加了很大的復(fù)雜性。同時(shí)還會增加數(shù)據(jù)包時(shí)延，因?yàn)槊總€(gè)數(shù)據(jù)包通過交換機(jī)時(shí)必須排隊(duì)兩次。鑒于VOQ和關(guān)聯(lián)調(diào)度器的復(fù)雜性，許多交換機(jī)設(shè)計(jì)通過一定程度的內(nèi)部阻塞來降低復(fù)雜性，這將進(jìn)一步增加時(shí)延。

　　新的共享式內(nèi)存交換技術(shù)第一次通過SRAM IP實(shí)現(xiàn)性能提升，使交換機(jī)能夠支持具有特別低時(shí)延、完全無阻塞輸出排隊(duì)、共享的內(nèi)存架構(gòu)，見圖2。通過使用專有的高帶寬內(nèi)存結(jié)構(gòu)，交換架構(gòu)可以做得更簡單，進(jìn)而消除入口VoQ的復(fù)雜性和所需的額外內(nèi)存。另外，組播數(shù)據(jù)包只需存儲一次，從而進(jìn)一步降低了對片上內(nèi)存的要求。由于只有一次內(nèi)存入隊(duì)/出隊(duì)和非常低的內(nèi)部阻塞，因此這種技術(shù)可以提供最低的時(shí)延。

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　　圖2 具有特別低時(shí)延的輸出排隊(duì)、共享內(nèi)存架構(gòu)